異種デバイス集積化プロセスの基礎と今後の半導体パッケージの開発動向

セミナー趣旨

　世界最大手のファンダリーでは2nmノードの開発が本格化し、CMOSデバイスのスケーリングは1nmノードとそれ以降に向けた課題解決を展望しています。今後のAI性能の向上や5Ｇ以降の次世代通信の普及に向けて、高速センサネットワーク、大容量高速データストレージ、高機能エッジコンピューテイングなどの情報基盤を支える半導体デバイスはパッケージの機能拡張開発と一体化することが不可欠です。既に、大手プロセッサメーカーは機能別に分割された小チップやメモリを集積することにより所望のデバイス機能を発現させる ”chiplet”構造のパッケ－ジを新たな製品創出の中心に据えており、最先端の微細化プロセスだけでは得られない付加価値を創出しています。
半導体パッケージの役割が大きく変化し始めた最近の状況を踏まえ、本セミナーでは、半導体デバイス集積化の基幹技術であるマイクロバンプ、再配線、Fan-Outプロセスの基礎を再訪し、3D Fan-out、再配線の微細化、PLP(Panel Level Process)の課題について論点を整理します。従来のパッケージ技術の延命路線から離脱し、新しい価値創出のために様々な取り組みを実践されている参加者の皆様其々のご活躍される分野で今後の進むべき方向を議論する切っ掛けとなれば幸いです。

セミナープログラム

１．はじめに
　　1-1. 先端半導体デバイスの微細化とChiplet
　　1-2. 中間領域プロセスの位置付けと価値創出事例
２．三次元集積化プロセス
　　2-1. Logic-Memory Integration開発の推移(2Dから3Dへ)
　　2-2. TSV、Hybrid-Bonding、Chip-on Waferの基礎
　　2-3. 再配線(RDL)微細化プロセスの課題
３．Fan-Out型パッケージプロセスと三次元化
　　3-1. FOWLPプロセスの基礎(Chip First, RDL First, InFO)
　　3-2. Through Mold Interconnect(TMI)による3D FO integration
４．Panel Level Process(PLP)の進展
　　4-1. Hybridスキーム
　　4-2. Si Bridgeの新展開
５．今後の開発動向及び市場動向
　　5-1. BEOL on waferとRDL on panelの漸近とプロセスギャップの現実
　　5-2. AI, HPC system module対応のPLP開発
　　5-3. 市場動向の概観
６．おわりに
※一部の内容は最近の学会で気になった話題に基づいて更新します

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セミナー講師

神奈川工科大学　工学部　
電気電子情報工学科　非常勤講師　博士 (工学)　江澤 弘和　氏

【略歴】
1985年 京都大学 修士 (金属磁性) 修了
1985年 株式会社 東芝に入社。半導体材料技術部におけるSiウエーハの高品位化業務
1987年からLSIプロセス開発部門において、スパッタ、メタルCVD、微細めっき等の金属成膜技術を中心に、先端デバイスの微細化プロセス開発に従事。並行して、Bump形成、Low – k CPI低減、再配線形成、TSV等の中間領域の技術開発を推進。
2011年 株式会社 東芝 メモリ事業部 プロセス技術開発主幹。TSV、FOWLP等の中間領域プロセスによるフラッシュメモリ製品開発に従事。
2015年 早稲田大学 大学院 情報生産システム研究科　先進材料研究室　博士後期課程修了、博士 (工学) 取得
2017年 メモリ事業分社化に伴い東芝メモリ株式会社(現・キオクシア株式会社) に移籍。プロセス技術開発主幹
2018年4月より 神奈川工科大学 非常勤講師 (電気電子材料担当)
2019年9月 東芝メモリ株式会社 定年退職

セミナー受講料

49,500円（税込、資料付）
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　 2名同時申込の場合計49,500円（2人目無料：1名あたり24,750円）で受講できます。
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　  今回の受講料から会員価格を適用いたします。）
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