先端半導体パッケージの最新動向とモールド技術

セミナープログラム

1．FO-PLPのモールドプロセスと技術 
TOWA(株)　高田 直毅 氏
　
【講座概要】
　8インチや12インチウェハサイズのチップ再配置用キャリアを用いて開発が進められたFan-outパッケージ技術は、その後さらなる取り数の拡大を目的として、それらの面積を超える大きなパネル状のキャリアへと発展。Fan-out Wafer Level Package （FO-WLP）に対してFan-out Panel Level Package （FO-PLP）と呼ばれる組立技術の本格的な生産体制が迫っている。パネルサイズは□300mm以下のものから□600mm以上のものまで様々だが、2019年内にはSEMIスタンダードとして規格化される見込み。このようなパッケージに対してはコンプレッションモールドが非常に有効な手法となる。本講座ではモールドプロセスの紹介とFO-PLP樹脂封止装置の特徴について紹介する。

１．市場動向
　1.1 パッケージトレンド
　1.2 FO-PLPの動向
　1.3 ウェハ、パネルサイズの動向

２．モールドプロセスの紹介
　2.1 トランスファーモールドとコンプレッションモールドについて
　2.2 コンプレッションモールドプロセスフローの紹介
　2.3 ダイダウンとダイアップ
　2.4 コンプレッションモールドにおける真空成形
　2.5 樹脂均等吐出の重要性
　2.6 成形圧力とモールド厚み精度
　2.7 事例紹介

３．FO-PLP装置技術
　3.1 コンプレッションモールド装置の変遷
　3.2 FO-PLP樹脂封止装置の特徴
　3.3 □320mmパネル対応装置
　3.4 660×620mmパネル対応装置
【質疑応答・個別質問・名刺交換】

2．異種デバイス集積モジュールへ拡張する半導体デバイスパッケージの開発動向
神奈川工科大学　江澤 弘和 氏【元 東芝メモリ(株)】

【ご略歴】
　1985年(株)東芝入社。Siウェーハの高品位化業務を経て、先進プロセス開発部門において、先端半導体デバイスの微細素子、微細プラグ、高性能多層配線の開発に従事。並行して、中間領域技術の“開拓”を主導し、半導体デバイスの積層集積化開発に従事。2011年同社メモリ事業部 プロセス技術開発主幹。TSV、WLP等の中間領域技術を応用したフラッシュメモリ製品開発に従事。2017年4月東芝メモリ(株)に移籍。2019年9月東芝メモリ(株)を退職。
　
【講演概要】
　AIの深化と5G通信の普及による多様な情報サービスの提供は半導体デバイスや電子部品の個々の機能を最適統合する異種デバイス集積モジュール開発の成否に大きく依存します。7nmノード以降の先端半導体デバイス製造に巨額な微細化設備投資を継続する半導体企業は数社に集約される一方、複数のプロセッサメーカーは「チップレット」と呼ばれる
　機能別小チップの集積により所望のデバイス機能を発現させる半導体デバイスパッケージ技術を
今後の製品開発の主軸に据えました。今後の半導体デバイスパッケージの役割の大きな変化を理解する一助として、本講習会では、再配線、マイクロバンプ、TSVなどの半導体デバイス集積化の基礎プロセスを再訪し、生産様式の革新を担うFan Out型パッケージを中心とする今後の半導体デバイスパッケージの開発動向とその応用が拓く市場動向を占います。

１．半導体デバイスパッケージの役割の変化
　1.1 中間領域技術の位置付け
　1.2 中間領域技術による価値創出の事例

２．異種デバイスの三次元集積化
　2.1 広帯域メモリチップとロジックチップの積層集積デバイス
　2.2 再配線、マイクロバンプ、TSVの基礎プロセス
　2.3 再配線微細化の課題

３．Fan Out Wafer Level Package
　3.1 これまでの開発の流れと現在
　3.2 Fan Out WLP（Chip First、RDL First）プロセスの基本的な考え方 
　3.3 今後の三次元化の課題

４．Fan Out Panel Level Package
　4.1 期待と不安 
　4.2 量産化の課題
　　a) 半導体デバイス、LCDパネル、PCBの文化ギャップの克服 
　　b) 角型パネルに伴う技術課題

５．新たなエコシステムの構築
６．まとめ

【質疑応答・個別質問・名刺交換】

セミナー講師

1． TOWA(株)　装置開発部　部長　高田 直毅 氏
2． 神奈川工科大学　工学部　電気電子情報工学科　
非常勤講師　博士(工学)　江澤 弘和 氏【元 東芝メモリ(株)】

セミナー受講料

1名につき55，000円（消費税抜き・昼食・資料付き）　
〔1社2名以上同時申込の場合1名につき50，000円（税抜）〕