半導体パッケージにおけるチップレット集積技術の最新動向と評価

セミナー趣旨

【第1部】
　半導体集積回路の微細化限界が近づくのに伴い、チップレット集積技術は、素子集積規模のスケールアウトやデバイス構造の最適化、フォン・ノイマンボトルネックの解消、フレキシブルな異種集積など従来の集積回路技術の課題を解決する技術として期待されています。これまでの三次元集積技術の研究の歴史を踏まえながら、チップレット集積技術の最新動向、およびチップレット集積プラットフォーム・コンソーシアムでの活動状況についてお話いたします。

【第2部】
　チップレットは多数のチップを1パッケージに集積する技術であり、従来からのチップ単体テスト手法だけでなく、チップレットのための新たなテスト手法が必要となる。本講座では電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、真のKGD(Known Good Die)選別のためのテスト手法、ウェーハプローブの課題と最新動向、インターポーザのテスト、システムレベルテスト、SDC(サイレントデータ破損)、チップレット相互接続テストのためのバウンダリスキャンとIEEE 1838規格、TSV接続障害リペア方式とUCIe規格、ハイブリッドボンディングなど超狭ピッチTSV接続を評価するための新たな計測方法などを紹介する。

習得できる知識

【第1部】
・チップレット技術の基本的な知識と最新動向

【第2部】
・電子回路テストの基礎知識
・チップレットの概要
・チップレットテストの考え方と動向
・バウンダリスキャンの基礎知識とチップレットテスト規格IEEE 1838
・TSV接続障害回避技術とUCIe規格
・アナログバウダリスキャンによるTSV接続の新しい評価技術

セミナープログラム

第1部　チップレット集積技術の最新動向

1．チップレット集積技術の背景
　1-1．半導体集積回路技術の歴史
　1-2．半導体集積回路技術の課題と限界
　1-3．チップレット集積技術のモチベーション

2．チップレット集積技術の歴史
　2-1．3D集積技術の課題
　2-2．チップレット集積プラットフォーム技術への要求
　2-3．Siインターポーザ
　2-4．RDLインターポーザ
　2-5．Bridgeアーキテクチャ

3．チップレット集積プラットフォーム・コンソーシアム
　3-1．体制と目標
　3-2．Bridgeアーキテクチャ
　3-3．HDRDL
　3-4．3D集積
　3-5．光集積
　3-6．熱管理

4. 世界の開発動向

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第2部　チップレット実装のテストと評価技術

1.はじめに
　1.1.講師Biography
　1.2.富士通の大型計算機のテクノロジーとテスト技術
　1.3.バウンダリスキャンの採用と普及活動

2.チップレットの概要
　2.1.チップレットとは
　2.2.なぜ、今チップレットなのか
　2.3.ムーア則とスケーリング則
　2.4.チップレットの効果
　2.5.チップレットの適用事例
　2.6.チップレット実装構造
　2.7.チップレットの垂直・水平相互接続
　2.8.インターポーザの動向
　2.9.2D, 2.25D, 3Dへの進化
　2.10.マイクロバンプからハイブリッドボンディングへ

3.チップレットテストの動向
　3.1.チップレット集積のテストフロー
　3.2.KGD(Known Good Die)の重要性
　3.3.プリボンドテストとポストボンドテスト
　3.4.ウェーハプローブテスト
　3.5.ダイ単体テスト：真のKGD選別とIntelの戦略
　3.6.インターポーザのテスト（接触方式と非接触方式）
　3.7.TSMCのPGD(Pritty-Good-Die)テスト
　3.8.積層ダイテストとファイナルテスト
　3.9.システムレベルテストSLT
　3.10.ATEとSLTのテストメカニズム
　3.11.サイレントデータ破損（Silent Data Corruptions）

4.チップレット間のインターコネクションテスト
　4.1.チップレットは小さな実装ボード
　4.2.実装ボードの製造試験工程
　4.3.実装ボードやチップレットの機能テストと構造テスト
　4.4.バウンダリスキャンの基礎知識
　4.5.IEEE 1149.1バウンダリスキャンテスト回路
　4.6.バウンダリスキャンテストによるはんだ接続不良検出動作例
　4.7.積層ダイテストでのバウンダリスキャンテスト(IEEE 1838)
　4.8.チップ積層後のTSV接続障害復旧方式とUCIe規格

5. TSVの接続品質評価技術
　5.1.TSVの高密度化の傾向と課題
　5.2.TSV接合での欠陥と相互接続障害
　5.3.TSV評価解析技術の例
　5.4.従来評価技術（デイジーチェイン、ケルビン計測）の問題点
　5.5.2端子法と4端子法による抵抗計測
　5.6.TSV接続評価時のアウトライヤ検出の重要性
　5.7.TSVの個別抵抗計測による効果
　5.8.アナログバウンダリスキャンIEEE 1149.4による精密微少抵抗個別計測
　5.9.従来のIEEE 1149.4標準抵抗計測法の問題点と解決案
　5.10.真のTSV個別4端子計測法の実現
　5.11.TSV計測回路の３D-ICへの実装例
　5.12.小規模回路での方式検証実験
　5.13.新評価方式の適用提案

スケジュール
第1部　13:00～14:30
休 憩　14:30～14:45
第2部　14:45～16:15

キーワード：
半導体、後工程、チップレット、3次元、集積、回路、パッケージ、テスト、試験、評価

セミナー講師

●第1部●
東京科学大学　総合研究院　未来産業技術研究所
　　　　　　　　特任教授　博士（工学）　栗田 洋一郎　氏

＜ご専門＞
　チップレット集積技術、三次元集積技術、光集積技術

＜所属学協会＞
　エレクトロニクス実装学会

＜ご略歴＞
　1996年東京工業大学大学院終了、NEC、ルネサスエレクトロニクス、東芝を経て、2021年より東京工業大学（2024年より東京科学大学）。博士（工学、東京工業大学）

●第2部●
愛媛大学　大学院理工学研究科　客員教授　博士（工学）　亀山 修一　氏

＜ご専門＞
　電子回路の試験技術

＜学協会＞
　IEEE, 電子情報通信学会、エレクトロニクス実装学会、日本技術士会

＜ご略歴＞
　1972年富士通㈱に入社以来一貫して生産技術部門でサーバー/スパコン等の電子回路の試験技術/試験設備の開発に従事、2017年退職。現在、愛媛大学客員教授、JEITA 3D半導体モジュールWGメンバ、ミニマルファブ推進機構アドバイザ、富士通技術士会顧問、半導体関連企業等のコンサル、亀山技術士事務所代表。IEEE ITC-Asia2023 Industrial co-Chair、エレクトロニクス実装学会 3Dチップレット研究会委員。
博士（工学）、技術士（電気電子）。
著書 : バウンダリスキャンハンドブック（2012、青山社、監訳)、Three-Dimensional Integration of Semiconductors (2015、Springer、共著)、3D半導体実装技術（2025、NTS、共著）ほか

セミナー受講料

49,500円（税込、資料付）
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