Cu/Low-k多層配線技術及び３次元デバイス集積化技術の基礎〜最新動向

セミナー趣旨

　IoT，AI，5G，自動運転，ロボティックスなどのデジタル社会を支える重要基盤であるマイクロプロセッサやDRAM，NAND，パワーデバイスなどに代表される先端半導体デバイスにおいて，デバイスを構成する微細トランジスタ同士を接続して論理回路を構成する多層配線に対する微細化，高密度化，低抵抗化，低容量化，高信頼化の要求が益々厳しさを増している。配線寸法やViaホール径の微細化に伴う配線・Via抵抗及び配線間容量の増大や，これらに伴う信号伝搬遅延と消費電力の増加，信頼性の低下は世代とともに極めて深刻になりつつある。 そこで，本講では，これまでの多層配線技術の歴史的変遷を振り返るとともに，Cuダマシン配線の製造プロセスや微細化に伴う配線抵抗増大の課題について詳しく解説した上で，Cu代替金属材料やナノカーボン材料の最新の開発動向について述べる。また，Cu配線を取り囲む誘電材料(絶縁膜)として，配線間容量低減のために低誘電率(Low-k)材料を導入した経緯や課題，更なるLow-k化のための多孔質(Porous)材料の課題と対策，究極のLow-k技術であるAir-Gap(中空)技術についても詳細に述べる。さらに，配線長を大幅に短縮化でき，超ワイドバス化や大容量・高速の信号伝送が可能になるSi貫通孔(TSV)を用いたメモリデバイスの3次元積層化や，複数の半導体チップ（或いは従来のSoC(System on Chip)チップを機能ごとに分割したチップレット)をパッケージ基板上に接近して並べてシステムを構成する異種デバイス集積化(ヘテロジニアスインテグレーション)についても詳しく解説する。

セミナープログラム

１．多層配線技術の役割とスケーリング，材料・構造・プロセスの変遷
　　1.1 多層配線の役割，階層構造，フロアプランの実例
　　1.2 配線長分布と配線層毎のRC寄与度の違い，性能要求
　　1.3 下層配線及び上層配線のスケーリング理論
　　1.4 デバイスの種類による多層配線構造の違い
　　1.5 多層配線技術の進化の足跡

２．微細Cuダマシン配線技術及びPost-Cu配線形成技術の基礎〜最新動向
　　2.1 配線プロセスの変遷(Al-RIE⇒Cuダマシン)
　　2.2 金属材料の物性比較
　　2.3 Cu拡散バリアメタルの要件と材料候補
　　2.4 バリアメタル及びSeedスパッタ法の変遷と課題
　　2.5 CVD-Ru，CoライナーによるCu埋め込み性の改善
　　2.6 Mnを利用した超薄膜バリア自己形成技術
　　2.7 Cu電解めっきプロセスの概要とAdditiveの重要性，役割，選定手法
　　2.8 CMPプロセスの概要と研磨スラリーの種類，適用工程，グローバル平坦性
　　2.9 Cu-CMP技術のLow-k対応施策
　　2.10 Cuダマシン配線における微細化・薄膜化による抵抗増大
　　2.11 平均自由行程からみたCu代替金属材料候補
　　2.12 W，Co，Ru，Mo，Niなどの最新開発動向
　　2.13 金属配線の微細化限界についての考察とナノカーボン材料への期待
　　2.14 多層CNT(MWCNT)によるViaホールへの埋め込みと課題
　　2.15 多層グラフェン(MLG)による微細配線形成と低抵抗化検討

３．低誘電率(Low-k/Air-Gap)絶縁膜形成技術の基礎〜最新動向
　　3.1 Cu配線に用いられている絶縁膜の種類と役割
　　3.2 配線パラメータの容量に対する感度解析
　　 3.3 ITRS Low-kロードマップの課題と大改訂版の策定
　　3.4 比誘電率(k)低減化の手法と材料候補
　　3.5 絶縁膜（ILD）構造の比較検討(Monolithic vs. Hybrid)
　　3.6 Low-k材料物性と配線特性上の課題
　　3.7 Porous材料におけるPore分布の改善とEB/UV-Cure技術の適用
　　3.8 Porous材料におけるダメージ修復技術の効果
　　3.9 Porｅ後作りプロセスの提案とLow-k材料の適用限界の考察
　　3.10 Air-Gap技術の最新開発動向と課題

４．配線の信頼性の基礎〜最新動向
　　4.1 Via付きCu配線におけるSiV(応力誘起Voiding)現象と機構
　　4.2 SiV不良の改善施策(マルチVia規定，合金化など)
　　4.3 エレクトロマイグレーション(EM)現象と機構
　　4.4 EM不良の改善施策(Cu表面Cap: CoW，Co，CuSiN)
　　4.6 Cu/Low-k配線におけるTDDB信頼性不良と機構
　　4.7 TDDBヘの影響(LER，Low-k，CMP)

５．3次元デバイス集積化技術の基礎〜最新動向
　　5.1 Si貫通孔(TSV)によるデバイス集積化のメリット
　　5.2 TSVを用いた3次元デバイス集積化の実例(DRAM，NAND)
　　5.3 メモリデバイスにおける積層化ロードマップ(チップ積層⇒ウエハ積層(貼合))
　　5.4 ウエハレベル貼合技術の種類と比較
　　5.5 ウエハレベル貼合技術の課題と対策(低温化，CMP平坦化，ベベル制御)
　　5.6 チップレット技術による異種デバイス集積化とMooreの法則の継続化
　　5.7 各種チップレット技術(CoWoS，InFO，EMIB，Foverosなど)の概要と特徴
　　5.8 ウエハレベルパッケージ(FO-WLP)技術の特長と変遷，代表的なプロセス
　　5.9 FO-WLPとPLPの使い分け，FO-PLPの要求仕様
　　5.10 FO-PLPにおける低コスト微細再配線(RDL)及び低損失絶縁膜形成

６．総括

【質疑応答】

セミナー講師

(株)東芝 研究開発センター 首席参与 博士(工学)　 柴田 英毅 氏

　　＜著書，論文＞
　　　　『ロジックLSI技術の革新』(培風館)
　　　　 『半導体プロセス技術』(培風館)　　 他多数

　　＜学会・委員会活動＞
　　　　・JEITA STRJ(半導体技術ロードマップ専門委員会)配線WG委員長
　　　　・応用物理学会集積化MEMS技術研究会副委員長
　　　　・主要国際学会(ADMETA,IITC,SSDM他)論文委員
　　　　・大型国プロ(LEAP,FIRST,PETRA,ImPACT,SIP他)東芝側実用化
　　　　・事業化責任者　他多数

セミナー受講料

1名につき55，000円（消費税込み，資料付）
〔1社2名以上同時申込の場合のみ1名につき49，500円〕

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