半導体微細化と先端パッケージ最新技術 ～レジスト・リソグラフィ・パッケージ用レジスト・RDL形成プロセスの動向、技術課題と今後の展望 ～【LIVE配信・WEBセミナー】

セミナー趣旨

生成AIの進化とともに大量のデータ処理がデータセンターに集まり、その処理を超高速度に低消費電力、低損失に行うために半導体に対して大きな要求がなされています。このため微細化（レジスト、リソグラフィ）と集積化を促進する先端パッケージ技術の両方が必須の重要技術となっています。本講演では両技術のロードマップを紹介した後、レジストの設計方法と最新技術について述べます。ここでは最近のトピックスであるEUVメタルレジスト、EUVメタルドライレジストプロセスについても詳細を解説します。続いてリソグラフィの最新技術、先端パッケージ技術を解説します。パッケージ用レジストの特性、用途を述べ、今後の微細化が求められるチップ間の接続に必要な再配線層（RDL:Re-Distribution Layer）形成プロセスの現状と要求・課題、今後の展望を解説します。最後にレジストの技術展望、市場動向についてまとめます。

■本セミナーの主題および状況

★生成AIの進化に伴うデータセンターの高速・低消費電力化要求に応えるため、半導体の微細化と先端パッケージ技術が重要性を増している。本講演では両技術の最新ロードマップを示し、EUVメタルレジストやドライレジストなど最先端レジスト技術、リソグラフィ動向、RDL形成プロセスの課題と展望を解説する。これにより微細化・パッケージ技術の基礎から最新動向、ビジネス上の位置づけまで体系的に把握できる講座です。

■注目ポイント

★半導体微細化（レジスト、リソグラフィ）技術の動向について学習できる！

★先端半導体パッケージ技術の動向について学習できる！

★パッケージ用レジストの特性・用途について学習できる！

★微細再配線層（RDL）形成プロセスの動向について学習できる！

習得できる知識

１）半導体微細化（レジスト、リソグラフィ）技術の動向
２）先端半導体パッケージ技術の動向
３）パッケージ用レジストの特性・用途
４）微細再配線層（RDL）形成プロセスの動向

セミナープログラム

1．ロードマップ
　1.1 半導体のトレンド
　1.2 デバイスのロードマップ
　1.3 リソグラフィのロードマップ
　　1.3.1 リソグラフィへの要求特性
　　1.3.2 微細化に対応するリソグラフィ技術の選択肢
　1.4 パッケージのロードマップ
　1.5 最先端デバイスの動向

2．レジストの設計方法と最新技術
　2.1 溶解阻害型レジスト
　　2.1.1 g線レジスト
　　2.1.2 i線レジスト
　2.2 化学増幅型レジスト
　　2.2.1 KrFレジスト
　　2.2.2 ArFレジスト
　2.3 ArF液浸レジスト/トップコート 
　2.4 EUVレジスト
　　2.4.1 EUVレジストの特徴
　　2.4.2 EUVレジストの要求特性
　　2.4.3 EUVレジストの設計指針
　　　2.4.3.1 EUVレジスト用ポリマー
　　　2.4.3.2 EUVレジスト用酸発生剤
　　　2.4.3.3 EUVレジスト用光分解性クエンチャー
　　2.4.4 EUVレジストの課題と対策
　　　2.4.4.1 感度/解像度/ラフネスのトレードオフ
　　　2.4.4.2 ランダム欠陥（Stochastic Effects）
　　2.4.5 EUVレジストの動向
　　　2.4.5.1 ネガレジストプロセス
　　　2.4.5.2 ポリマーバウンド酸発生剤を用いる化学増幅型レジスト
　　2.4.6 EUVメタルレジスト
　　2.4.7 EUVメタルドライレジストプロセス
　2.5 新エッチング技術対応レジスト
　　2.5.1クライオエッチング用レジスト

3．リソグラフィの最新技術
　3.1 ダブルパターニング、マルチパターニング
　　3.1.1 リソーエッチ（LE）プロセス
　　3.1.2 セルフアラインド（SA）プロセス
　3.2 EUVリソグラフィ
　　　3.2.1 EUVリソグラフィの特徴
　　　3.2.2 露光装置
　　　3.2.3 光源
　　　3.2.4 マスク
　　　3.2.5 プロセス
　　　　3.2.5.1 アンダーレイヤー
　3.3 自己組織化（DSA）リソグラフィ
　　3.3.1 グラフォエピタキシー
　　3.3.2 ケミカルエピタキシー
　3.4 ナノインプリントリソグラフィ
　　3.4.1 加圧方式
　　3.4.2 光硬化方式
　　3.4.3 露光装置
　　3.4.4 光電融合への適用                                                        

4.先端パッケージ技術
　4.1 Flip-Chip BGA（FC-BGA）　
　4.2 Fan-Out Wafer-Level Package (FOWLP)
　　4.2.1 Integrated Fan-Out（InFO）
　4.3 2.5D パッケージング　
　　4.3.1 シリコンインターポーザー型（CoWoS-S、I-CubeS）
　　4.3.2有機インターポーザー型（CoWoS-R、R-Cube）
　　4.3.3 シリコンブリッジ型（CoWoS-L、EMIB、I-CubeE）
　4.4 3DIC
　4.5 ハイブリッドボンディング
　4.6 TSV

5. パッケージ用レジストの特性、用途
　5.1 厚膜レジスト
　　5.1.1 厚膜レジストの用途
　　5.1.2 厚膜レジストの性能と課題
　　5.1.3 厚膜レジストの材料
　5.2 ドライフィルムレジスト
　5.3 ソルダーレジスト

6.微細再配線層（RDL）形成プロセスの現状と要求・課題、今後の展望
　6.1再配線層のロードマップ
　6.2 SAP方式
　6.3 ダマシンCMP方式
　　6.3.1　ダマシンCMP用パターン形成方法
　　6.3.2　有機誘電体材料の必要特性

7. レジストの技術展望、市場動向

質疑応答

【キーワード】

　レジスト、g線レジスト、i線レジスト、KrFレジスト、ArFレジスト、ArF液浸レジスト、トップコート、EUVレジスト、EUVメタルレジスト、EUVメタルドライレジストプロセス、リソグラフィ、ダブルパターニング、マルチパターニング、EUVリソグラフィ、自己組織化（DSA）リソグラフィ、ナノインプリントリソグラフィ、パッケージ、FC-BGA 、FOWLP 、InFO 、2.5D パッケージング、シリコンインターポーザー、有機インターポーザー、シリコンブリッジ、CoWoS、3DIC、ハブリッドボンディング、TSV、厚膜レジスト、ドライフィルムレジスト、ソルダーレジスト、再配線層（RDL）、有機誘電体材料

【講演の最大のPRポイント】

　半導体微細化と先端パッケージ最新技術について、基礎から最新技術動向まで把握できます。最新のロードマップにおける位置づけ、ビジネス動向を確認できます。

セミナー講師

Eリソリサーチ　 代表　 遠藤　政孝　氏

セミナー受講料

【1名の場合】49,500円(税込、資料作成費用を含む)
2名以上は一人につき、16,500円が加算されます。

主催者

開催場所