半導体製品におけるDFT（DesignForTest）技術全解説～基礎から2.5D/3DICへの応用まで～

セミナー趣旨

　半導体製品において、テストエスケープ（不良品流出）ゼロを実現するためには、故障検出率を100%に近づけるDFT（Design for Testability）技術が不可欠です。基本技術（SCAN-ATPG、BIST、JTAGなど）は確立しているものの、チップの高集積化や2.5D/3D-IC化が進むにつれて、従来の技術ではテスト実装が困難になり、テストコストが膨大化するという新たな課題が生じています。
　本講座は、この課題に対応するため、EDAツールによる自動化で設計エンジニアにとってブラックボックス化しているDFT技術をホワイトボックス化することを目的としています。

受講対象・レベル

・DFTエンジニア
・半導体テストエンジニア
・半導体製品QAエンジニア
・SoC, 2.5D, 3D-IC 論理設計フローにおいて論理合成以降（ミドルエンド～バックエンド）に関わるエンジニア
・半導体デバイスの検査、測定に関心のある方

必要な予備知識

デジタル回路（論理回路）をある程度理解できること

習得できる知識

本講座を受講することにより、受講者は半導体設計フロー（RTL〜論理合成〜配置配線～サインオフ）におけるDFTの役割と位置づけを深く正確に理解・把握できるようになります。さらに、2.5D/3D-ICを含めた半導体製品に対するテスト実装の容易化とテストコストの最適化の実現方法を理解することができます。

セミナープログラム

１．DFT概要
　1）出荷テスト（Manufacturing Test）の意義
　2）半導体テストにおけるDFTの重要性

２．ロジックテスト
　1）Functional Test と Structural Test
　2）SCAN Testと ATPG
　3）圧縮SCAN：テストコスト削減のため
　4）BIST（Build-In Self Test）：車載半導体では必須の技術　

３．メモリテスト
　1）Functional Test と Structural Test
　2）Memory BIST：組み込みメモリのテストとしては必須となる技術。

４．ボードレベルのDFT
　1）JTAG: IEEE1149: ボードレベルテストのIEEE標準
　2）BoundarySCAN：ボードレベルテストを実現するためのDFT技術

５．DFTの大規模SoC対応
　1）階層SCAN
　2）階層BIST

６．DFTの2.5D/3D IC への応用
　1）SCANテストの2.5D/3D対応
　2）BISTの2.5D/3D対応

７．まとめ

＜質疑応答＞

セミナー講師

セミナー受講料

【オンライン受講（見逃し視聴なし）】：1名 46,200円(税込（消費税10％）、資料付)
＊1社2名以上同時申込の場合、1名につき35,200円

【オンライン受講（見逃し視聴あり）】：1名 51,700円(税込（消費税10％）、資料付)
＊1社2名以上同時申込の場合、1名につき40,700円
＊「見逃し視聴あり」でお申込の場合、当日のご参加が難しい方も後日セミナー動画の視聴が可能です。

＊学校法人割引：学生、教員のご参加は受講料50％割引。

主催者

開催場所

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