先端半導体パッケージの開発動向と今後の展望

セミナー趣旨

本講演では、AI時代の進展を背景に、先端半導体パッケージ技術の開発動向と今後の展望を体系的に解説する。　Generative AI から Physical AI へと進化する中で、情報処理量の爆発的増大が半導体に求める性能・電力・実装密度の要求を押し上げている。
　 これに対し、More-Moore に加え More-Than-Moore の観点から、Fan-Out、Embedded、2.5D/3D 実装など多様な実装技術が進化してきた。特にチップレット化は、歩留まり・設計柔軟性・システム最適化の観点から重要性を増しており、Intel、TSMC、Samsung、AMD など各社の技術戦略を比較する。
　さらに AI/HPC を牽引する CoWoS を軸に、Hybrid Bonding、微細配線、裏面電源供給、Glass基板といった要素技術と量産課題を整理し、今後のパッケージング技術が果たす役割と新たなソリューションへの期待を展望する。

習得できる知識

本講演を通じて、AI時代における半導体性能向上の本質的課題と、それを支える先端パッケージ技術の全体像を体系的に理解できる。Flip Chip、Fan-Out、2.5D/3D 実装、チップレットなど主要実装技術の位置づけと技術的特徴を整理し、More-Moore/More-Than-Moore の両軸から設計思想を把握する。さらに Intel、TSMC、Samsung、AMD 各社のチップレット戦略や、CoWoS に代表される AI/HPC 向け実装の要点を学ぶことで、今後の製品企画・研究開発・実装技術選定に活かせる俯瞰的な判断力を習得できる。

セミナープログラム

１．背景
　1.1 AI時代の幕開け、Generative AI, Agentive AI から Physical AIへ
　1.2 情報爆発/処理データの増大と、半導体に求められる性能向上
　1.3 More-MooreかMore-Than-Mooreか

２．エレクトロニクス/半導体実装の現状
　2.1 実装技術の変遷と現状
　2.2 System Integrationとは
　2.3 業界の水平分業化

３．実装技術、ソリューションの提案、現状と課題、各社の事例
　3.1 Flip Chip/Wire Bonding Package
　3.2 Fan-Out Package
　3.3 Embedded Technology
　3.4 2.1/2.3/2.5/3D Package
　3.5 ５Gから６Gへ、要求される実装技術

４．『チップレット』への取り組み
　4.1 Chipletとは
　4.2 ダイの小形化による効果とチップレット

５．Chiplet Integration/Multi Die Solutionの現状
　5.1 Intel
　5.2 TSMC
　5.3 Samsung
　5.4 Rapidus
　5.5 AMD
　5.6 Others　（Huawei/Baidu/Fujitsu/アオイ電子工業）　

６．AIが求めるパッケージング技術, CoWoSが牽引するこれからのAIとは
　6.1 CoWoS とは
　6.2 どのように付けるか（Inter-connectionと Hybrid Bonding）　
　6.3 どのように繋ぐか（Wiring/Net-working, 微細配線技術/裏面電源供給）
　6.4 実用・量産（アッセンブリなど）のための課題は　
　6.5 最先端半導体、性能を決めるSubstrate/Interposer基板
　　　(Glass基板技術のこれから)
　6.6 新たなSolutionへの期待

７．まとめ

【質疑応答】

セミナー講師

NEP　Tech.S&S　ニシダエレクトロニクス実装技術支援　代表　西田 秀行　氏

【ご専門】:半導体実装技術

【ご略歴】
日本IBMに３０年間勤務、産業用電算機の回路配線板、フリップチップ実装を主体としたLogic Device, Memory Deviceの実装技術、液晶ディスプレイのベアダイ実装技術（Chip on Glass）などの実装技術/生産技術、製品技術開発に従事、日本IBM退社後、韓国Samsung電機(Korea赴任で2年間勤務)、有機基板上への微細Bump形成技術開発に従事、 　Samsung電機退社後、現在に至る。 エレクトロにクス実装学会、スマートプロセス学会、IMAPS会員

セミナー受講料

1名につき55，000円（消費税込・資料付き）
〔1社2名以上同時申込の場合1名につき49，500円（税込）〕

主催者

開催場所

受講について

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