先端半導体パッケージング技術の基礎と最新動向～3D-IC、チップレット、ハイブリッド接合、FOWLP、CPOまで～

セミナー趣旨

■はじめに  
  2030年には半導体市場が1兆ドル規模へと成長すると見込まれる中、微細化だけでの性能向上が難しくなる一方で、システム性能をさらに引き上げる鍵として先端半導体パッケージング技術が世界的に注目されています。特にチップレット化の流れが加速し、3D‑IC、TSV、各種インターポーザ、狭ピッチはんだ接合／ハイブリッド接合、そしてFOWLPに代表されるRDL技術など、多様な実装方式が競い合う時代に入りました。また、材料・プロセス・信頼性解析の高度化も不可欠となり、パッケージング領域は半導体開発の中心的テーマへと位置づけられています。
  本セミナーでは、これら先端パッケージングの基礎から最新動向までを体系的に整理するとともに、チップレット集積における実装課題や主要技術の原理、プロセスのポイントをわかりやすく解説します。さらに、2026年ECTCなど国際会議で議論されるCo-Packaged Optics (CPO)なども含め、最新トレンドについても概説し、今後のロードマップを俯瞰します。

受講対象・レベル

材料メーカー、半導体製造装置メーカー、次世代デバイスの設計・研究開発・生産製造に携わる方（初心者から中級者まで）。
新たに半導体パッケージングや3D-IC／チップレット、ハイブリッド接合の研究開発に取り組むことになった方々や新人への研修などを
目的としてもかまいません。

習得できる知識

・先端半導体パッケージを俯瞰した基礎知識
・TSV技術の詳細（TGV: Through-Glass Viaについても紹介します）
・3D-ICとFOWLPの比較、課題の理解、今後取り組むべき研究開発の方向性
・各種インターポーザ技術やハイブリッド接合技術の基礎と先端研究
・3D-IC/チップレットのアプリケーションについて 

セミナープログラム

１.　先端半導体パッケージの研究開発動向
　　Fan-Out Wafer-Level Packaging (FOWLP)とChip-on-Wafer-on-Substrate (CoWoS)からチップレット、
　　2.xDアーキテクチャ、ハイブリッド接合への展開を中心に。
　　1.1　FOWLP
　　1.2　FOWLPの概要と歴史
　　1.3　FOWLPの分類（Die-first, RDL-first, InFO）と特徴
　　1.4　FOWLPの課題
　　1.5　FOWLPの研究開発動向
２.　3D-IC／チップレット
　　2.1　3D-ICの概要と歴史
　　2.2　3D-ICの分類
　　　　　2.2.1　モノリシックvs.マルチリシック
　　　　　2.2.2　積層対象による分類（Wafer-to-Wafer vs. Chip-to-Wafer）
　　　　　2.2.3　積層形態による分類（Face-to-Face vs. Back-to-Face）
　　　　　2.2.4　TSV形成工程による分類（Via-Middle vs. Via-Last）
　　　　　2.2.5　接合方式による分類（マイクロバンプ接合 vs. ハイブリッド接合）
　　2.3　TSV形成技術
　　　　　2.3.1　高異方性ドライエッチング
　　　　　2.3.2　TSVライナー絶縁膜堆積
　　　　　2.3.3　バリア／シード層形成
　　　　　2.3.4　ボトムアップ電解Cuめっき
　　　　　2.3.5　Cu-CMP
　　　　　2.3.6　TSVの新展開と微細化について
　　　　　2.3.7　TGV (Through-Glass Via)、ガラスコア＆ガラスインターポーザ
　　2.4　ウエハ薄化技術
　　2.5　テンポラリー接着技術
　　2.6　チップ／ウエハ接合技術
　　　　　2.6.1　マイクロバンプ接合とアンダーフィル
　　　　　2.6.2　SiO2-SiO2直接接合
　　　　　2.6.3　Cu-Cuハイブリッド接合(ECTCやIEDMを中心に長く説明します)
　　2.7　2.xDアーキテクチャと3D-IC／チップレットのアプリケーション
　　　　　2.7.1　2.5Dシリコンインターポーザ（Intel社Foverosを中心に）
　　　　　2.7.2　2.3D有機RDLインターポーザ
　　　　　2.7.3　SiブリッジEMIB（Embedded Multi-Die Interconnect Bridge）
　　　　　2.7.4　チップレットコンソーシアムの新構造Siブリッジ
　　　　　2.7.5　三次元イメージセンサ（Sony社の発表内容を中心に）
　　　　　2.7.6　三次元DRAM（HBM: High-Bandwidth Memory）for GPU
　　　　　2.7.7　三次元マイクロプロセッサ（AMD社3D V-Cacheを中心に）
３.　Co-Packaged Optics (CPO)
　　3.1　CPOが注目される背景
　　3.2　CPOの基本構造と役割
　　3.3　CPOに必要な要素技術
　　3.4　CPOの研究開発動向
４.　まとめ

＊途中、お昼休みや小休憩を挟みます。

セミナー講師

 東北大学 大学院医工学研究科 医工学専攻 教授 博士（工学）  福島 誉史 氏
（大学院工学研究科 機械機能創成専攻 兼担）

【ご略歴】
・2004年8月～2025年3月
東北大学 大学院工学研究科 バイオロボティクス専攻・機械機能創成専攻にて助手／助教／准教授を務め、
自己組織化実装技術やChip-to-Wafer三次元積層技術の研究などに従事。
・2010年4月から現在まで
東北大学未来科学技術共同研究センター(NICHe)にて准教授を務め、
三次元スーパーチップLSI試作製造拠点GINTI(Global INTegration Initiative)にて、
ビアラストTSV方式で300mmウエハを用いた3D-ICの試作研究に従事。
・2016年3月～2017年7月、2022年
米国UCLA Electrical Engineering DepartmentのCenter for Heterogeneous
Integration and Performance Scaling (CHIPS)にて客員教員を務め、FOWLPを用
いたフレキシブル・ハイブリッド・エレクトロニクス(FHE)の研究に従事。
・2025年4月から現職
ハイブリッド接合等、3D-IC・チップレット集積技術に関する研究に従事。
【ご専門】
・半導体実装工学
・高分子材料工学
【本テーマ関連学協会でのご活動】
IEEE Electronic Components and Technology Conference (ECTC)/Program Committee of Interconnections 2014～現在
IEEE EPS Heterogeneous Integration Roadmap 2019 Edition
Chapter 22: Interconnects for 2D and 3D Architectures/Key Contributor
IEEE EPS (Electronics Packaging Society) Japan Chapter/Committee Member 2021年～
3D・チップレット研究会　幹事 2023年4月～
熊本大学　半導体・デジタル研究教育機構　クロスアポイントメント教授　2023年7月～
技術研究組合最先端半導体技術センター(LSTC) 3Dパッケージング技術開発部門　部門長　 2025年3月～

セミナー受講料

【オンライン受講（見逃し視聴なし）】：1名 50,600円(税込（消費税10％）、資料付)
＊1社2名以上同時申込の場合、1名につき39,600円

【オンライン受講（見逃し視聴あり）】：1名 56,100円(税込（消費税10％）、資料付)
＊1社2名以上同時申込の場合、1名につき45,100円
＊「見逃し視聴あり」でお申込の場合、当日のご参加が難しい方も後日セミナー動画の視聴が可能です。

＊学校法人割引：学生、教員のご参加は受講料50％割引。

主催者

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受講について

• 配布資料はPDF等のデータで送付予定です。受取方法はメールでご案内致します。
  （開催1週前～前日までには送付致します）
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  （土、日、祝日は営業日としてカウント致しません。）
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