【中止】先端半導体パッケージング技術の最新動向

セミナー趣旨

本セミナーでは、最近の半導体パッケージングで話題となっているFOWLP (Fan- Out Wafer-LevelPackaging)とシリコン貫通配線(TSV)を使った三次元積層型集積回路（3D-IC）の特徴やそれらに必要とされる技術について分かりやすく説明します。
一昔前の傾向では、比較的高い性能に加えてコスト重視でモバイル用途のスタンダードとなったFOWLPと、コストよりも極めて高い性能を優先してHigh-Performance Computingの主役になった3D-ICは分けて扱われてきました。しかし、最近では両者が融合した構造やEMIBに代表されるSiブリッジ、さらに各種インターポーザなどが登場し、コストと性能の両軸を追求するパッケージング形態が次々と登場しています。そこにムーアの法則のけん引役と言われるチップレットの概念が登場し、パッケージング形態がより多様化しています。
ここではその分類や国内外の最新の取り組みを紹介し、昨今著しく研究が加速するDie-to-Wafer方式のハイブリッド接合技術なども含め、半導体パッケージング技術最大の国際会議ECTCでの発表内容を中心に動向を解説します。

セミナープログラム

　　1　先端半導体パッケージの背景 :
　　　　　　　Fan-Out Wafer-Level Packaging (FOWLP)と三次元積層型集積回路(3D-IC)の比較

　　2 FOWLP
　　　　2.1　FOWLPの概要と歴史
　　　　2.2　FOWLPの分類（Die-first, RDL-first, InFO）と特徴
　　　　2.3　FOWLPの課題
　　　　2.4　FOWLP の研究開発動向　

　　3　3D-IC
　　　　3.1　3D-ICの概要と歴史
　　　　3.2　3D-ICの分類
　　　　　3.2.1　積層対象による分類（Wafer-on-Wafer vs. Chip-on-Wafer）
　　　　　3.2.2　積層形態による分類（Face-to-Face & Back-to-Face）
　　　　　3.2.3　TSV形成工程による分類
　　　　　　　　　　Via-MiddleによるTSV形成工程　/　Via-LastによるTSV形成工程
　　　　3.3　TSV形成技術
　　　　　3.3.1　高異方性ドライエッチング（Bosch etch vs. Non-Bosch etch）
　　　　　3.3.2　TSVライナー絶縁膜堆積
　　　　　3.3.3　バリア／シード層形成
　　　　　3.3.4　ボトムアップ電解めっき
　　　　3.4　チップ／ウエハ薄化技術
　　　　3.5　テンポラリー接着技術
　　　　3.6　アセンブリ・接合技術
　　　　　3.6.1　微小はんだバンプ接合技術とアンダーフィル
　　　　　3.6.2　SiO2-SiO2直接接合（フュージョンボンディング）
　　　　　3.6.3　Cu-Cuハイブリッドボンディング
　　　　　3.6.4　液体の表面張力を用いた自己組織化チップ実装技術（セルフアセンブリ）

　　4　チップレット :
　　　　　　　Xilinx社とAMD社の例を挙げて

　　5　各社の高密度半導体パッケージング技術の開発動向
　　　　5.1　Sony社の三次元イメージセンサ技術
　　　　5.2　DRAMメーカのHBM（High-Bandwidth Memory）技術
　　　　5.3　TSMC社の2.5Dシリコンインターポーザ技術
　　　　5.4　TSMC社のChip-on-Wafer-on-Substrate (CoWoS)技術
　　　　5.5　TSMC社のInFO (Integrated Fan-Out)技術
　　　　5.6　Intel社のEMIB (Embedded Multi-Die Interconnect Bridge)技術
　　　　5.7　Intel社のFoveros技術
　　　　5.8　新光電気工業社の2.3D有機インターポーザ i-THOP技術

　　6　世界最大の半導体パッケージング技術国際会議ECTC2022を振り返って
　　　　　　～ 多様化する実装形態の進化

　　7　おわりに

セミナー講師

福島 誉史　氏　　　　東北大学　大学院工学研究科　機械機能創成専攻　准教授

セミナー受講料

お1人様受講の場合　48,400円[税込]／1名
1口でお申込の場合　62,700円[税込]／1口（3名まで受講可能）
 
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受講について

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