異種デバイスの集積化により新たな価値を創出する先進半導体パッケージプロセスの基礎と開発動向

セミナー趣旨

　5月に米国IBMから2nmプロセスによるテストチップ実現の発表がありましたが、今や半導体デバイスの微細化プロセスと先進パッケージの開発は膨大な転送データを効率的に処理するAI性能向上の両輪となっています。また、5G以降の次世代通信の普及に向けて、高速センサネットワークや大容量高速データストレージなど様々な領域で半導体デバイスはパッケージの機能拡張と一体化した開発が不可欠となっています。

　分割された複数の小チップを集積化するChiplet構造の先端プロセッサ製品は既に市場に供給されています。スマートフォン大手メーカーのInFO採用はFOWLPの市場浸透の契機となりましたが、高コストが障壁となり多様な用途に展開されていませんが、FOWLPのパネルレベルプロセス(PLP)への拡張開発はLCDパネル業態変化の契機となり、新たなエコシステムの再編が加速しています。

　本セミナーでは、Micro Bump、再配線、TSV、Si bridge、3D Fan Outの中核プロセスの基礎を再訪し、異種デバイス集積化プロセスの現状の課題に対する開発動向及び今後の市場動向を展望します。

受講対象・レベル

• 先端半導体デバイスのパッケージに関心のある装置メーカー、材料メーカーの開発部門、及びLCDパネル関連メーカーの開発部門の方
• 先進パッケージに関心のあるマーケティング部門の担当者

習得できる知識

• Micro-Bump､再配線、TSV、Bridge、FOWLP/PLP、Hybrid Bondingなどの基幹プロセスの基礎
• 異種デバイスの三次元集積化開発の推移
• 配線階層を横断するプロセス開発の視点

セミナープログラム

1. はじめに
   1. 先端半導体デバイスの動向
   2. 中間領域プロセスの新展開
2. 三次元集積化プロセスの基礎
   1. Logic-Memory Integrationの推移（2.5Dから3D Chipletまで）
   2. TSV、Hybrid-Bonding、Chip-on-Wafer
   3. 再配線(RDL)の微細化プロセス課題
3. Fan-Out型パッケージプロセスの基礎
   1. FOWLPプロセスの現状と課題
   2. Through Mold Interconnect(TMI)による3D integration
4. Panel Level Process(PLP)の進展
   1. Hybridスキーム
   2. Si Bridgeの新展開
5. 今後の開発動向
   1. BEOL on waferとRDL on panelのプロセスギャップ
   2. RDLインタポーザに向けたSAP vs Damascene検討
6. おわりに
   1. 市場動向の概観
   2. 生産形態の革新
7. 質疑応答

セミナー講師

神奈川工科大学 工学部・電気電子情報工学科 非常勤講師　江澤 弘和 氏(元 東芝メモリ（現 キオクシア）)

セミナー受講料

※お申込みと同時にS&T会員登録をさせていただきます(E-mail案内登録とは異なります)。

44,000円( E-mail案内登録価格41,800円 )
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2名で 44,000円 (2名ともE-mail案内登録必須／１名あたり定価半額22,000円)

【1名分無料適用条件】
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※同一法人内(グループ会社でも可)による2名同時申込みのみ適用いたします。
※3名様以上のお申込みの場合、１名あたり定価半額で追加受講できます。
※請求書（PDFデータ）は、代表者にE-mailで送信いたします。
※請求書および領収証は1名様ごとに発行可能です。
　(申込みフォームの通信欄に「請求書１名ごと発行」と記入ください。)
※他の割引は併用できません。

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１名申込みの場合：35,200円 ( E-Mail案内登録価格 33,440円 )
※１名様でLive配信/WEBセミナーをお申込みの場合、上記キャンペーン価格が自動適用になります。
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受講について

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配布資料

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